概述

74HC192是異步置數(shù)/異步復位BCD加減計數(shù)器。具有分開的加/減時鐘CPU和CPD，從而簡化了操作，輸出狀態(tài)與任一時鐘輸入從低到高轉換而同步改變。當CPD為高電平，CPU為時鐘脈沖時，電路為計數(shù)加模式。當CPU為高電平，CPD為時鐘脈沖時，電路為計數(shù)減模式，在任何時間里，只能有一個時鐘輸入為高電平，否則會出現(xiàn)錯誤。在任何時候只要異步主復位輸入（MR）為高時，電路就會清零。也可以通過異步并行加載輸入（PL）來使電路進行并行加載。終端計數(shù)加（TCU）和終端計數(shù)減（TCD）輸出一般為高電平，當電路達到最大計數(shù)狀態(tài)“9”時，CPU的下一個從高到低的轉換將會導致TCU變低。TCU會一直為低直到CPU再次變高。重復計數(shù)加時鐘，同樣，當電路處于“0”且CPD變?yōu)榈碗娖綍r，TCD輸出將變?yōu)榈碗娖健Ｓ捎谥匦屡渲脮r鐘波形，終端計數(shù)輸出可以用作同步計數(shù)器的多級計數(shù)器的時鐘輸入信號。多級計數(shù)器不會完全同步，因此在每個階段都添加了一個輕微的延時。計數(shù)器可以由電路的異步并行負載能力來預設。當并行加載輸入（PL）為低電平時，不管時鐘輸入狀態(tài)如何，并行數(shù)據(jù)輸入（D0至D3）預設的信息被加載計數(shù)器和展現(xiàn)到輸出（Q0至Q3）上。當主復位輸入（MR）為高電平時，將禁止并行加載，覆蓋兩個時鐘輸入且所有的輸出（Q0至Q3）為低電平。如果在復位或加載操作之后，其中一個時鐘輸入為低電平，則該時鐘的下一個低電平至高電平轉換將被認為是正確的信號并開始計數(shù)。輸入包含鉗位二極管，這樣可以使用限流電阻將輸入端接入超過VCC的電壓。

主要功能及特點

同步可逆4位計數(shù)

異步并行加載

異步復位

擴展不需要外部邏輯

封裝形式：DIP16/SOP16/TSSOP16

主要應用

醫(yī)療儀器

工業(yè)設備

消費電子

工業(yè)控制

機頂盒

汽車電子系統(tǒng)

電信和網(wǎng)絡設備

封裝類型

DIP16

SOP16

TSSOP16